Analyzing and Implementing a Reed-Solomon Decoder for Forward Error Correction in ADSL
Authors
Saramentovas, Aleksandras ; Ruzgys, Paulius
Term
10. term
Education
Publication year
2007
Abstract
Denne afhandling undersøger, hvordan en Reed–Solomon (RS) dekoder til fejlkorrektion i ADSL kan analyseres og implementeres effektivt i henhold til ITU G.992.1 på to målplatforme: en Xilinx Virtex‑II FPGA og en Analog Devices TigerSHARC ADSP‑TS201 DSP. Efter en introduktion til ADSL og FEC gennemgås RS‑kodning og -afkodning, herunder feltaritmetik, syndromberegning samt almindelige afkodekæder baseret på Berlekamp–Massey, euklidiske metoder, Chien‑søgning og Forney. Arbejdet omfatter modellering og simulering af RS‑koder med fokus på koderate og redundans, herunder drøftelse af typiske valg som RS(255,239). For at matche algoritme og arkitektur anvendes en hurtig designstrategi, hvor data‑, DSP‑ og FPGA‑orienterede metrikker belyser parallelisme, hukommelsesadgang og styringskompleksitet og dermed guider valget mellem DSP‑ og FPGA‑implementering. Designforløbet inkluderer også udforskning af parallelisering og planlægning for at understøtte en efterfølgende implementering på den valgte platform. Uddraget angiver ikke endelige præstationsresultater, men skitserer kriterier og metode til at vælge RS‑parametre og effektivt kortlægge dekoderen til de tilgængelige arkitekturer i ADSL‑modtagere.
This thesis investigates how to analyze and efficiently implement a Reed–Solomon (RS) decoder for forward error correction in ADSL, compliant with ITU G.992.1, on two target platforms: a Xilinx Virtex‑II FPGA and an Analog Devices TigerSHARC ADSP‑TS201 DSP. Following an introduction to ADSL and FEC, the work reviews RS coding and decoding, including finite‑field arithmetic, syndrome calculation, and common decoding flows based on Berlekamp–Massey, Euclidean methods, Chien search, and Forney. It models and simulates RS codes with attention to code rate and redundancy trade‑offs, including discussion of typical choices such as RS(255,239). To achieve an effective algorithm‑architecture match, a rapid design strategy uses data‑, DSP‑ and FPGA‑oriented metrics to expose parallelism, memory access patterns, and control complexity, thereby guiding the choice between DSP and FPGA implementation. The design flow also explores parallelization and scheduling to support subsequent implementation on the selected platform. The excerpt does not report final performance results but outlines criteria and a methodology for selecting RS parameters and efficiently mapping the decoder onto the available architectures in ADSL receivers.
[This summary has been generated with the help of AI directly from the project (PDF)]
Documents